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VHDL-book3
- D_flipflop：1位D触发器的设计 D_fllipflop_behav：4位D触发器的设计 reg1bit：1位寄存器设计 reg4bit：4位寄存器设计 shiftreg4：一般移位寄存器的设计 ring_shiftreg4：环型移位寄存器的设计 debounce4：消抖电路的设计 clock_pulse：时钟脉冲电路的设计 count3bit_gate：3位计数器的设计 count3bit_behav：3位计数器的设计 mo
vhdl-digitle-clock
- 数字时钟，四位八段数码管显示，分为显示模块，分频模块，计数模块。-digitle clock，lab display
VHDL
- 基于VHDL语言和CPLD开发板的，分频电路电路的开发。-Based on VHDL and CPLD development board, divider circuit circuit development.
VHDL
- VHDL功能模块直接用。分有： 去抖，数码显示，任意分频。-VHDL modules directly. Points are: to shake, digital display, arbitrary frequency.
VHDL-
- VHDL语言 有限状态机交通灯的设计 分频器模块的设计-Finite state machine design language VHDL design of traffic lights divider module
VHDL
- 正弦波发生器代码VHDL 其中包括分频 正弦波数据-Sine wave generator VHDL code Divide the sine wave data including
Prescaler-to-use-VHDL-design
- 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设计，包括偶数分频、非 50 占空比和50 占空比的奇数分频、半整数（N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使用的电路，并在 ModelSim 上进行验证。-This paper describes the use of examples prescaler to use VHDL design on FPGA/CPLD, i
VHDL-Multi-fuction-Clock
- 设计一个多功能数字钟，要求显示格式为小时－分钟－秒钟，整点报时，报时时间为10 秒，即从整点前10 秒钟开始进行报时提示，喇叭开始发声，直到过整点时，在整点前5 秒LED 开始闪烁，过整点后，停止闪烁。系统时钟选择时钟模块的10KHz，要得到1Hz 时钟信号，必须对系统时钟进行10,000次分频。调整时间的的按键用按键模块的S1 和S2，S1 调节小时，每按下一次，小时增加一个小时，S2 调整分钟，每按下一次，分钟增加一分钟。另外用S8 按键作为系统时钟复位，复位后全部显示00－00－00。-T
VHDL-Code-and-TestBench-Code
- 实现了三个功能电路的程序：时钟分频电路；移位寄存器；序列检测器。-Including three parts:frequency divider shifting register sequential detector
VHDL-Programming-Examples
- 分频器、译码器、编码器、计数器、状态机等基本的硬件描述语言代码-The basic hardware divider, decoders, encoders, counters, state machine descr iption language code
VHDL
- 使用 VHDL 进行分频器设计 使用 VHDL 进行分频器设计-使用 VHDL 进行分频器设计使用 VHDL 进行分频器设计
piano
- 电子琴 原创 作业 VHDL 采用计数器分频，内含简单儿歌数首，爱迪克ＥＤＡ实验箱，有数码管与ＬＥＤ显示，采用键盘式输出，两行，中音高音。(Electronic piano original work VHDL, using counter frequency division, contains a few simple nursery rhyme, Edik EDA experimental box, there are digital tube and LED display, usin
VHDLDIV
- 文档里面的程序是用VHDL编程的分频程序，是将12MHZ的频率分频为1HZ和1KHZ，当然，也可以修改成任意频率的分频程序。(Document inside the program is programmed with VHDL frequency division program, is the frequency of 12MHZ frequency is 1HZ and 1KHZ, of course, can also be modified to any frequency frequ
fen
- 分频器,可以实现时钟分频，频率变小则周期变长(Frequency divider, can realize clock frequency division, frequency becomes smaller, then the cycle becomes longer)
Desktop4
- VHDL编写的分频器和数码管轮流点亮程序(VHDL shumaguan fenpinqi)
LED_DISP
- 输入时钟4MHz，分频至1Hz，对时钟计数，LED显示输出，加使能EN和复位RST(Input clock 4MHz, frequency division to 1Hz, clock count, LED display output, add enable EN and reset RST)
fenpin4
- 使用fpga实现四分频，将单一频率信号的频率降低为原来的1/4。(Using FPGA to achieve four frequency division, the frequency of a single frequency signal is reduced to the original 1/4.)
cnt4M
- 基于Quartus II 的VHDL语言编程实现的一个50M分频器(50M frequency divider)
平方环VHDL实现
- 数字平方环电路，实现了从BPSK信号中提取相干载波的功能，简单易行，便于实现，并对其进行了数学推导和建模仿真，具有良好的实用价值。平方环以其电路结构简单而得到了广泛应用。但在平方环电路的设计中，由于NCO(或VCO)工作在2ωc频率上，当环路锁定后，其NCO(或VCO)的输出需经过二分频才能得到所需载波。而二分频电路在实现过程中，特别是在对NCO进行数字分频时，用FPGA实现太耗资源。
plj
- 使用vhdl语言原件例化设计数字频率计，并用6位7段数码管计数。模块包括：十进制计数器，6位10进制计数器，Reg24 锁存器、Fp 分频器、Ctrl 频率控制器、Disp 动态显示。(The digital frequency meter is designed by using VHDL language as an example and counted by 6-bit 7-segment digital tube. Modules include: decimal counter, 6